Author: ee.ucr.edu
UiMOR - Conjunto de ferramentas de redução de pedidos modelo UC Riverside
Versão 1.0
Investigador principal:
Dr. Sheldon Tan (PI)
Departamento de Engenharia Elétrica,
Universidade da Califórnia - Riverside
Email: [email protected]
Web: www.ee.ucr.edu/~stan
Estudantes de graduação:
Hai Wang, Duo Li, Boyuan Yan
Financiamento:
Agradecemos as seguintes agências de financiamento por seus generosos apoios neste projeto.
· Fundação Nacional de Ciências, “CARREIRA: Plano de desenvolvimento de carreira: modelagem comportamental, simulação e otimização para sistema de sinal misto em um chip”, CCF-0448534, (CCF-0529754 and CCF-0731962, CCF- 0830304, para suplementos REU), 6/1/2005-5/31/2011. PI: Sheldon Tan.
Descrições dos projetos
A redução da complexidade é reduzir a complexidade do circuito de interconexão, preservando a precisão dos circuitos originais para aumentar o processo de verificação na fase de pós-layout. Ele preenche o fosso emergente entre a extração parasitária e a simulação pós-layout por um número crescente de componentes parasitas (resistência, capacitância, self e indutância mútua) necessários para modelar a realidade física de interconexões de circuitos, substratos e pacotes (ver Figura 1). A redução da complexidade do circuito torna-se indispensável à medida que a complexidade dos circuitos integrados nanométricos, especialmente os parasitáveis de interconexão inevitáveis, crescem muito rapidamente (quase exponencialmente). Isto é conduzido por requisitos de observar os níveis mais finos de efeitos físicos para uma verificação precisa de preocupações crescentes de projeto, como ruído, integridade do sinal, acoplamento cruzado, até mesmo efeitos quânticos à medida que as tecnologias avançam abaixo de 100 nm. Os parasitas extraídos maciços podem degradar significativamente o desempenho das ferramentas de simulação comercial do nível SPICE de hoje. O tempo de simulação excessivo leva a um longo tempo de design e a grandes orçamentos de ferramentas de simulação.
As técnicas de redução para circuitos de interconexão linear foram estudadas intensamente no passado e muitas técnicas foram propostas. Mas as técnicas existentes, tais como os métodos baseados em correspondência de momentos, são usadas principalmente para computar os atrasos de interconexão e os ruídos de acoplamento nos circuitos digitais. Essas técnicas não possuem a precisão das amplas faixas de freqüência exigidas pela modelagem de circuitos analógicos, de sinal misto e de RF. Além disso, os modelos reduzidos nos formatos de matriz de circuito não podem ser facilmente transformados de volta ao formato de nível de circuito compatível com o formato SPICE de nível de circuito geral. Esses métodos de redução devem ser integrados com as ferramentas de análise de temporização existentes para calcular apenas o atraso e os ruídos das interconectadas. A partir de agora, as principais empresas EDA não oferecem as ferramentas de redução autônoma, embora existam esforços de inicialização em andamento para abordar este mercado emergente.
Figura 1 Novo fluxo de verificação pós-layout
UiMOR é uma nova ferramenta de redução de complexidade de circuito desenvolvida pelo MSLAB na UC Riverside. UiMOR é uma ferramenta de redução de complexidade de circuitos em stand-by. Ele pode executar uma redução precisa para a faixa de freqüência de banda larga com perda de precisão insignificante e é adequado para projetos analógicos / de sinal misturado / memória. Também funciona bem para cálculos tradicionais de atraso e ruído em circuitos digitais também.
A UiMOR visa reduzir a quantidade de dados no netlist; reduzindo a pegada da memória. Como resultado, pode acelerar a simulação sem degradar a precisão da simulação. O UiMOR pode assumir os circuitos de interconexão modelados como circuitos RC / RLC e produz os circuitos RC / RLC reduzidos no formato SPICE. Os designers podem especificar a faixa de freqüência pretendida em que os modelos reduzidos serão precisos em seu modelo "analógico" para uma redução precisa. A UiMOR tem várias características e vantagens em relação às técnicas de redução existentes:.
A UiMOR tem várias características e vantagens em relação às técnicas de redução existentes:
- Verdadeiramente SPICE-in, SPICE-out redução técnica e são compatíveis com SPICE.
- Ajustar perfeitamente com o fluxo de verificação existente após o layout.
- Primeira técnica de redução de banda larga para projetos de circuitos digitais, analógicos / de sinal misto / RF.
- Pode alcançar uma relação de redução de 10-100X e extremamente eficiente para circuitos RC com perda de precisão muito pequena.
- Muito escalável e eficiente para reduzir os circuitos de interconexão com milhões de nós.
As técnicas de redução desenvolvidas na UiMOR têm o potencial de causar impactos imediatos na comunidade de design de chips VLSI, pois pode reduzir o tempo de verificação do design de chips VLSI, especialmente para circuitos analógicos, de sinal misto e RF, nos estágios pós-layout. O tempo de simulação reduzido pode se traduzir diretamente em eficiência aprimorada e economia nos orçamentos das ferramentas de simulação e custos de projeto total, pois são necessárias poucas licenças e mais execuções de simulação podem ser realizadas para cada projeto.
O MSLAB da UCR está liderando os esforços de pesquisa nas técnicas avançadas de redeteção da complexidade do circuito e desenvolvemos várias técnicas avançadas de redução de circuitos nos últimos anos. O UiMOR foi desenvolvido para abordar especificamente os problemas de redução nos projetos analógicos / de sinal misto / memória / FPGA e esperamos que ele possa trazer os benefícios visíveis para as comunidades CAD de pesquisa, desenvolvimento e design de circuitos..
Download de Software
O pacote de software, que inclui a versão executável (redhat Linux 2.6.18-53.1.4.e15 versão) do UiMOR v1.0, o manual do usuário e alguns exemplos, podem ser encontrados aqui.
Envie qualquer problema, erro e comentário sobre UiMOR para Sheldon Tan, em [email protected].
Publicações Relevantes
B1. Sheldon X.-D. Tan e Lei He, Técnicas avançadas de redução de pedidos de modelos para projetos VLSI, Cambridge University Press, 2007, ISBN-13 978-0-521-86581-4, ISBN-10 0-521-86581.